2008-06-18 8.7GHz Clock Jitter 實測－黎煥欣的工作部落格

R080618 8.7GHz Clock Jitter 實測黎煥欣

經過第一次在 Site 的實際觀測, 我們發現 Digital Correclator 在同一個 band 中 (也就是同一個 Demux 3950 取樣) 的情況下, 各個 channel (代表不同頻率) 的 S/N 不太相同. 在靠高頻處及靠低頻處都有變差的情況. 這是一個沒有估計到的問題.

有一個可能性由闕老師提出. 認為是主要的 8.7GHz sample clock (來至 YIG Oscillator), 我們只使用單端, 它的 jitter 可能會造成取樣時間間隔時長時短. 造成高低頻端的 S/N 不好.

我們現在並不清楚 jitter 要多大才會造成我們的問題. (數學模型未發展出來), 不過我們可以先實測出來.

另外, demux 在對 phase align 好了後, 多久以後會自發性的跳掉. 若是發生的頻率很高, 會是很麻煩的問題. 這次一併測試它的 align 狀態可以維持多久.

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首先我們看單一 demux 3950 chip 內部在讀取 clock 時, 它取樣的變化量為多少. 佈置如下圖

Aglient 86100 示波器雖有 20GHz 頻寬, 但它的 trigger 可以操作的頻率卻不高, 600MHz 已經是超出它的上限. 我們用 demux 自己除 16 得出的 543 MHz 來當 Trigger, 直接看 8.7GHz 的波型, 其實這就可以看出單一 demux3950 取樣的 jitter 量. 如下圖

結果總週期為 115 ps 的情況下, jitter 的平均值為 3.32 ps, 最大值為 21 ps, 約有數個百分比的誤差. 雖然沒有理論評估, 不過這樣應該還算可以.

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另外, 我們也要知道 demux chip 兩者之間的 jitter 可能可以到多少. 佈置如下

8.7GHz 經過 power divider 後進入兩個 demux 板, 各自都做除 16 的動作, 接著各自出來的 543MHz 一個送到 trigger, 另一個顯示在螢幕上, 看兩者之間的 jitter.

大致結果如下

這是一個 falling edge jitter 的測量. jitter rms = 4.02, p-p =31.11 ps, p-p 較大, 這是兩塊板子往相反方向的變異. 大抵與單個 demux 3950 量到的相同.

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另外 demux 彼此之間的相位, 一旦固定好之後, 可以在 8.7GHz 下維持多久相位的 align.

因為板子上都有 chrage injection 的線路, 用來擾亂相位. 就像下面的攝子, 會從外界 (手上的靜電) injection 進去, 讓 demux 的相位改變

這是相位改變後的狀態. 對應 16 個不同的相位.

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chip 與 chip 之間的相位可以變更, 但設定好後就不應該變動. 我們也要檢查它可以撐多久 (在沒有外界干擾的情況下). 它其實相當敏感, 在近處電源有幾百瓦的電力切換, 就會造成它的相移. 新(正在做)的設計應該可以減少這個現象. 不過它自己是否會位移否? 在去除了並它的干擾下, 把它擺在那兒看看.

首先是在 6 號 13:54 開始