黎煥欣的工作部落格

2008-07-26 經驗小品 (6) 使用 demux3950 產生同步 clock

黎煥欣 Li Huan Hsin

在 NTU array 系統中到處都要僅可能的使用同步性高的時鐘信號. 當然現在設計的所有 clock 都是由單一的 8.7G YIG 來的. 最重要的是由它除 32 得來的 271MHz, 也是要高度的相位同步. 於是想到用 demux 3950 + N6B23 除法器 (除 2 模式) 配合, 可以得到 8.7G 等級同步的多輸出 271MHz clock.

配置如下圖, 8.7GHz 的時鐘信號輸入後, 它自己的 PCLK 為同步於 8.7GHz 的 543MHz, 經過除 2 後, 送回 demux 自行取樣. 那當然會同時取到 16 個 0, 接著再同時取到 16 個 1, 其中可能最多有 2 個輸出會在邊緣而不能用, 但至少有 14 個輸出可以用.

這就是 demux 會看到的信號. 其實它已經相當的 "方" 了

因為 FPGA 板的輸入都是用 UTP 頭, 所以它的輸出測試要用 UTP 線, 這樣測起來不太好看, 不過看相位及形狀還是可以的.

經過 UTP 及 CAT6 的 1M 線後, 再用一個 8P8C 的接頭引出信號來看, 下圖是個範例

量出一側的上昇緣

在一側的下降緣, 同步性很好.

最重要的是其它的 14 個輸出信號, 也都有與它們幾乎相同的相位. 這個東西用在系統裡就很方便了.

惟一一個不好的 channel, 看起來就像下圖, 0/1 不太分的出來, 不要用它就是了.

 把它安裝在系統內

輸出就接到 FPGA. 以後 271MHz 的 read pattern 會有更加的一致性.